Чтобы посмотреть этот PDF файл с форматированием и разметкой, скачайте его и откройте на своем компьютере.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
2
Содержание
1
Введ
е
ние……………………………………………………………………
3
2
Основные технические характерист
и
ки…………………………………
.
4
3
У
словное графическое обозначение
и назначение выводов ПЛИС
…..
8
4
Конструктивные особенности ПЛИС
……………………………………..
23
4.1
Логический блок………………………
…………………………………
…
25
4.2
Логический эл
е
мент………………………………………………………
..
26
4.2.1
Режимы работы логического элемента
……………………………………
27
4.2.2
Сброс и установка программируемого триггера логического элеме
н
та
..
30
4.3
Блок встроенной пам
я
ти
…………………………………………………...
3
1
4.4
Система межсоедин
е
ний
…………………………………………………...
33
4.5
Элемент ввода
-
вывода
……………………………………………………..
36
4.5.1
Соединение элементов ввода
-
вывода с горизонтальными канал
а
ми
…..
39
4.5.2
Соединение элементов ввода
-
вывода с вертикальными кан
а
лами
……..
40
4
.5.3
Контроль скорости нарастания выходного напряжения
…………………
40
4.5.4
Выход с открытым ст
о
ком
…………………………………………………
40
4.6
Блок JTAG
…………………………………………………………………..
41
4.7
Система периферийного сканиров
а
ния
…………………………………..
4
2
5
Расчет рассеиваемой мощности ПЛ
ИС
…………………………………..
4
3
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
3
1 Введение
Настоящее техническое описание содержит технические характер
и
стики
и описание конструкции энергонезависимой радиационно
-
стойкой программ
и-
руемой логической интегральной схемы 5578ТС034 е
мкостью 100
тыс. логич
е-
ских вентилей (
109 056
си
с
темных вентилей).
Функциональный зарубежный аналог ПЛИС EPF10K100Е (ф. Altera,
США).
Ячейки конфигурационной
памяти
ПЛИС 5578ТС034 содержат ради
а-
ционно
-
стойкие однократно программируемые на основе электриче
ского ра
з-
рушения (пробоя) диэлектрика элементы, которые позволяют сохранить конф
и-
гурацию микросхемы при отключении напряжения питания и воздействии
спец
и
альных факторов.
ПЛИС имеет следующие основные режимы:
-
режим отладки проекта, в котором возможно мног
ократно конфигур
и-
ровать ПЛИС по интерфейсу JTAG;
-
режим
однократного программирования ПЛИС;
-
рабочий режим, в котором ПЛИС функционирует после процесса о
д-
нократного программирования конфигурационной
памяти
в соответствии с
разработанным польз
о
вателем про
ектом.
В рабочем режиме при выключении питания конфигурация ПЛИС сохр
а-
няется и после включения питания микросхема возвращается в рабочий р
е
жим
без перезагрузки конфигурационной
памяти
из внешнего ПЗУ. В рабочем реж
и-
ме ПЛИС удовлетворяет требованиям к техни
ческим характеристикам микр
о-
схемы по стойкости к воздействию механических, климатических, биологич
е-
ских факторов, специальных сред и специальных факторов, указанным в техн
и-
ческих условиях.
Использование ПЛИС в режиме отладки проекта не гарантир
у-
ет соответс
твия параметров заявленным в ТУ нормам.
При воздействии спец
и-
альных внешних воздействующих факторов с высокими уровнями возможен
кра
т
ковременный сбой конфигурации микросхемы, однако после прекращения
воздействия конфигурация восст
а
навливается без перезагру
зки ПЛИС.
ПЛИС имеет
бит секретности для защиты от несанкционированного до-
ступа к содержанию конфигурационной
памяти
, который запрещает вывод
данных из неё на внешние устройства.
Для создания проектов используется САПР ф.
Altera
MAX
+
PLUS
II
или
Quartus
II
(
не позднее версии 8.1)
.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
4
2 Основные технические характеристики
Основные функциональные параметры ПЛИС приведены в таблице 1.
Таблица 1
Параметр
Значение
Типовая логическая ёмкость, вентилей
100
000
Количество системных вентилей
109 056
Количество
э
квивалентных
логических элементов
4
992
Количество логических блоков
624
Объем встроенной памяти, бит
49
152
Количество блоков встроенной памяти
12
Общее количество триггеров
5 204
Количество триггеров в логическом
блоке
8
Количество триггеров в по
льзовател
ь-
ском элементе ввода
-
вывода
1
Количество программируемых элеме
н-
тов ввода
-
вывода
212
Количество выделенных входов
4
Количество глобальных тактовых
вх
о
дов
2
Количество
портов интерфейса JTAG
1
Кристаллы ПЛИС изготовлены по КМОП
-
технологии с м
инимальными
проектными нормами 0,18 мкм, c одним уровнем поликремния и шестью уро
в-
нями металлизации.
Номинальное значение напряжения питания ядра ПЛИС
–
плюс 1,8
В.
Допустимые отклонения напряжения питания ядра ПЛИС от номинального
±
5
%.
Номинальное значе
ние напряжения питания периферии (входных и в
ы-
ходных буф
е
ров) ПЛИС
–
плюс
3,3 В. Допустимые отклонения напряжения
питания периферии ПЛИС от номинального ±
0,3 В.
Масса микросхем не более 22 г
.
Тепловое сопротивление кристалл
-
корпус не боле
е 5,7 °С/Вт.
Знач
ение потенциала
статического электричества не
должно прев
ы-
шать
2 000 В.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
5
Для обеспечения повышенного ресурса работы аппаратуры ПЛИС по
д-
держивает режим ©холодного резервированияª.
Значения электрических параметров микросхем при приемке и поставке в
диапазоне
рабочих температур среды приведены в таблице 2.
Таблица 2
Наименование
параметра,
единица измер
е
ния
(
режим измерения
)
Букве
н-
ное об
о-
знач
е-
ние п
а-
раметра
Норма
параме
т
ра
Темпер
а-
тура ср
е-
ды,
°С
Номер
пункта
прим
е
чания
не м
е
нее
не б
о
лее
1
2
3
4
5
6
Вых
одное напряжение
низкого уровня, В
(
U
СС1
= 1,71 В,
U
СС2
= 3,0 В,
I
OL
= 4,0 мА)
U
OL
–
0
,5
5
–
60 ± 3
25 ± 3
100 ± 3
1
Выходное напряжение в
ы-
сокого уровня, В
(
U
СС1
= 1,71 В,
U
СС2
= 3,0 В,
I
ОН
=
–
4,0 мА)
U
O
Н
2,0
–
1
Ток потребления ядра, мА
(
U
СС1
=
1,89 В,
U
СС2
= 3,6 В,
U
IL
= 0 В;
U
СС1
= 1,89 В,
U
СС2
= 3,6 В,
U
I
Н
= 3,6 В)
I
СС1
–
100
2
Ток потребления периф
е-
рии, мА
(
U
СС1
= 1,89 В,
U
СС2
= 3,6 В,
U
IL
= 0 В;
U
СС1
= 1,89 В,
U
СС2
= 3,6 В,
U
I
Н
= 3,6 В)
I
СС2
–
4
0
Входной ток низкого
уро
в
ня, мкА
(
U
СС1
= 1,89 В,
U
СС2
= 3,6 В,
U
IL
= 0 В)
I
IL
–
20
–
1
Входной ток высокого
уровня, мкА
(
U
СС1
= 1,89 В,
U
СС2
= 3,6 В,
U
I
Н
= 3,6 В)
I
IH
–
20
Ток утечки при отключе
н-
ном питании, мкА
(
U
СС1
= 0 В,
U
СС2
= 0 В,
U
О
= 3,6 В)
I
OFF
–
50
–
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
6
Окончание
таблицы 2
1
2
3
4
5
6
Выходной ток низкого
уровня в состоянии ©В
ы-
ключ
е
ноª, мкА
(
U
СС1
= 1,89 В,
U
СС2
= 3,6 В,
U
О
Z
= 0 В)
I
OZL
–
2
0
–
–
60 ± 3
25 ± 3
100 ± 3
1
Выходной ток высокого
уровня в состоянии ©В
ы-
ключ
е
ноª, мкА
(
U
СС1
= 1,89 В,
U
СС2
= 3,6 В,
U
О
Z
= 3,6 В)
I
OZ
Н
–
20
Длительность тактового
интервала межрегистр
о
вой
пересылки, нс
(
U
СС1
= 1,71 В,
U
СС2
= 3,0 В
)
t
DRR
–
25
2
Примечания
1
Для
пользовательских
выводов на сконфигурированной микросхеме
.
2
Контролируется после конфигурирования микр
осхемы.
Значения предельно допустимых и предельных режимов эксплуатации в
диапазоне рабочих температур среды приведены в таблице 3
.
Таблица
3
–
Предельно
допустимые и предельные режимы эксплуатации
ми
к
росхем
Наименование
пар
а
метра режима,
единица из
мер
е
ния
Буквенное
обознач
е-
ние пар
а-
метра
Предельно
допустимый
р
е
жим
Предельный
р
е
жим
Номер
пункта
прим
е-
чания
не м
е
нее
не б
о
лее
не м
е
нее
не б
о
лее
1
2
3
4
5
6
7
Напряжение питания
ядра, В
U
СС1
1,71
1,89
–
0,
50
2,2
0
1
Напряжение питания
пер
и
ферии,
В
U
СС2
3,0
3,6
–
0,
5
4,0
1
Входное напряжение
низк
о
го уровня, В
U
IL
0
0,8
–
0
,
5
–
2
Входное напряжение
высок
о
го уровня, В
U
IH
2,0
U
СС2
–
4,0
2
Напряжение, прикл
а-
дываемое к вых
о
ду в
состоянии ©Выключ
е-
ноª, В
U
OZ
0
U
СС2
–
0,
5
4,0
2
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
7
Окончание таблицы
3
1
2
3
4
5
6
7
Выходной ток ни
з
кого
уро
в
ня, мА
I
OL
–
4
–
24
2, 3
Выходной ток выс
о-
кого уровня, мА
I
ОН
–
4
–
–
24
–
2, 3
Ток по выводу пит
а-
ния, мА
I
V
СС
–
–
–
100
4
Ток по общему выв
о-
ду, мА
I
GND
–
–
–
100
–
4
Емкость нагрузки, пФ
С
L
–
50
–
200
–
Примечания
1 Напряжение питания в процессе отладки
проекта и при эксплуатации микросхемы
после программирования.
2
Для пользовательских выводов.
3
Сумма токов по выходам не должна превышать суммы предельных зн
а
чений
токов
по каждому выводу питания или общему выводу.
4
По каждому отдельному выводу микросхемы, подключенному к исто
ч
нику питания
ядра или периферии.
Микросхемы должны быть стойкими к воздействию специальных фа
к-
торов
7.И, 7.С, 7.К по ГОСТ РВ 20.39.414.2
с
о значениями
характеристи
к
7.И
1
,
7.И
6
, 7.И
7
, 7.И
8
, 7.С
1
, 7.С
4
,
7.К
1
, 7.К
4
,
7.К
11
, 7.К
12
,
приведенными
в табл
и
це
5
.
Таблица
4
Условное
обозначение
микросхемы
Значение характеристики специальных факторов
7.И
1
1)
7.И
6
2)
7.И
7
7.И
8
7.С
1
7.С
4
7.К
1
7.К
4
7.
К
11
, 7К
12
2)
5578ТС034
4У
С
5У
С
5У
С
0,1·1У
С
5У
С
5·5У
С
0,5·2К
3)
0,5·2К
3), 4)
60 МэВ·см
2
/мг
10·2К
4)
___________
1)
По структурным повреждениям.
2)
По катастрофическим отказам (КО) и тиристорному эффекту (ТЭ).
3)
При совместном воздействии факторов
7.К с характеристиками 7.К
1
, 7.К
4
.
4)
При независимом воздействии факторов 7.К с характеристиками 7.К
1
, 7.К
4
.
В процессе и непосредственно после воздействия специальных факторов
7.И с характеристикой 7.И
6
допускается временная потеря работоспособн
о
сти
микросхем. Время потери работоспособности должно быть не более
2
мс
.
Через
указанное время
работоспособность
микросхем должна
восстанавливат
ь
ся.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
8
Наработка до отказа микросхем в режимах и условиях эксплуатации,
допуска
е
мых ТУ, при температуре окружающей ср
еды не более (65 + 5) °С
должна быть не
менее
100
000
ч, а в облегченном режиме (температура окр
у-
жающей среды не более 55
°С, напряжение питания ядра
U
СС1
=
1,8
В
±
5
%,
напряжение питания периферии
U
СС2
=
3,3
В
±
5
%)
–
не
менее
120
000
ч.
3
Условное гра
фическое обозначение и назначение выводов
ПЛИС
Разработанные ПЛИС выполнены в планарных металлокерамических
304
-
выводных корпусах 4251.304
–
2
с обводной керамической рамкой и шагом
выводов 0,5
мм с покрытием на основе золота.
Условное графическое обозначе
ние микросхем 5578ТС034 приведено на
рисунке
1.
Функциональное назначение выводов микросхемы 5578ТС034 привед
е-
но в табл
и
це
6.
В режиме отладки и в режиме однократного программирования ПЛИС
вывод nRUN должен быть подключен к положительному выводу источника
питания (3,3
±
0,3)
В
. В раб
о
чем режиме вывод nRUN должен быть подключен
к общему выводу источника пит
а
ния
.
Конструкция ПЛИС обеспечивает использование в качестве среды ра
з-
работки проектов САПР MAX+PLUS II или Quartus II (микросхема
EPF10K100E
). Однако выв
оды ПЛИС в корпусе
4251.304
–
2
не совпадают с
выводами микросхемы
EPF10K100E
.
При разработке проекта возможна авт
о-
матическая генерация файла размещения выводов ПЛИС в корпусе микросх
е-
мы
EPF10K100E
при пом
о
щи специального приложения
©create_assigmentsª
,
вход
ящего в программу
©Инструментарий для программирования дополн
и-
тельных режимов работы и расширенной функциональности элементов вв
о-
да/вывода ПЛИС 5578ТС034ª.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
9
Рисунок
1
–
Условное графическое обозначение микросхемы ин
тегральной
5578ТС034 в корпусе 4251.304
-
2
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
10
Таблица
6
–
Функциональное назначение выводов
микросхемы интеграл
ь
ной
5578ТС034
Номер
вывода
Обозначение
вывода
Функциональное
назначение вывода
Тип вывода
Статус вывода
1
2
GND
Общий выходных
буферов
–
–
2
1
GND
Общий ядра
–
–
3
I
/
O
0
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
4
2
VCC
Питание выходных
буферов
–
–
5
I
/
O
2
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
6
I
/
O
1
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
7
I
/
O
4
Про
граммируемый
ввод
-
вывод
Вход/выход
Пользовательский
8
I
/
O
3
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
9
I
/
O
6
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
10
I
/
O
5
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
11
I
/
O
8
Прогр
аммируемый
ввод
-
вывод
Вход/выход
Пользовательский
12
I
/
O
7
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
13
I
/
O
10
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
14
I
/
O
9
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
15
I
/
O1
2
Про
граммируемый
ввод
-
вывод
Вход/выход
Пользовательский
16
I
/
O1
1
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
17
2
VCC
Питание выходных
буферов
–
–
18
2
GND
Общий выходных
буферов
–
–
19
I
/
O1
3
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
20
1
VCC
Питание ядра
–
–
21
I
/
O1
5
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
22
I
/
O1
4
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
23
I
/
O
17
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
11
Продолжение таблицы 6
Номер
вывода
Обозначение
вывода
Функциональное
назначение вывода
Тип вывода
Статус вывода
2
4
I
/
O
16
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
2
5
I
/
O
19
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
2
6
I
/
O
18
Программируемый
ввод
-
вывод
В
ход/выход
Пользовательский
2
7
I
/
O
20
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
2
8
I
/
O
21
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
2
9
I
/
O
22
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
30
I
/
O
23
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
3
1
I
/
O
24
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
3
2
I
/
O
25
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
33
INPUT1
Выделенный вход
Вход
Пользовательский
34
CLOCK
0
Глобальный
тактовый вход
Вход
Пользовательский
35
INPUT
0
Выделенный вход
Вход
Пользовательский
36
3
VCC
3)
Дополнительное
питание ядра
–
–
37
1
GND
Общий ядра
–
–
38
2
GND
Общий выходных
буферов
–
–
39
2
VCC
Питание выходных
буферов
–
–
40
1
VCC
Питание ядра
–
–
41
3
VCC
3)
Дополнител
ьное
питание ядра
–
–
42
I
/
O
26
1)
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
43
I
/
O
27
2)
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
44
I
/
O
28
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
45
I
/
O
29
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
46
I
/
O
30
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
47
I
/
O
31
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
12
Продолжение таблицы 6
Номер
вывода
Обозначение
вывода
Функциональное
назначение выв
ода
Тип вывода
Статус вывода
48
I
/
O
32
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
49
I
/
O
33
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
50
I
/
O
35
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
51
I
/
O
34
Программируемый
вв
од
-
вывод
Вход/выход
Пользовательский
52
I
/
O
37
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
53
I
/
O
36
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
54
I
/
O
39
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
55
I
/
O
38
Программиру
емый
ввод
-
вывод
Вход/выход
Пользовательский
56
2
GND
Общий выходных
буферов
–
–
57
2
VCC
Питание выходных
буферов
–
–
58
I
/
O
40
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
59
1
VCC
Питание ядра
–
–
60
I
/
O
42
Программируемый
ввод
-
вывод
Вход/вы
ход
Пользовательский
61
I
/
O
41
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
62
I
/
O
44
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
63
I
/
O
43
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
64
I
/
O
46
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
65
I
/
O
45
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
66
I
/
O
48
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
67
I
/
O
47
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
68
I
/
O
50
Программируемый
вв
од
-
вывод
Вход/выход
Пользовательский
69
I
/
O
49
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
70
I
/
O
52
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
13
Продолжение таблицы 6
Номер
вывода
Обозначение
вывода
Функциональное
назначение вы
вода
Тип вывода
Статус вывода
71
I
/
O
51
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
72
3
VCC
3)
Дополнительное
питание ядра
–
–
73
I
/
O
53
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
74
2
VCC
Питание выходных
буферов
–
–
75
2
GND
Общи
й выходных
буферов
–
–
76
1
GND
Общий ядра
–
–
77
2
VCC
Питание входных
буферов
–
–
78
1
VCC
Питание ядра
–
–
79
ТС
K
Тактовый вход
JTAG
Вход
Служебный
80
2
GND
Общий входных
буферов
–
–
81
I
/
O
54
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
82
TDO
Выход данных
JTAG
Выход с
тремя
состояниями
Служебный
83
I
/
O
56
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
84
I
/
O
55
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
85
I
/
O
58
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
86
I
/
O
57
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
87
I
/
O
60
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
88
I
/
O
59
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
89
I
/
O
62
Программируемый
ввод
-
вывод
Вход/выход
Пользова
тельский
90
I
/
O
61
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
91
I
/
O
64
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
92
I
/
O
63
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
93
2
VCC
Питание выходных
буферов
–
–
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
14
Продолж
ение таблицы 6
Номер
вывода
Обозначение
вывода
Функциональное
назначение вывода
Тип вывода
Статус вывода
94
I/O
65
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
95
1
GND
Общий ядра
–
–
96
2
GND
Общий выходных
буферов
–
–
97
I
/
O
66
Программируем
ый
ввод
-
вывод
Вход/выход
Пользовательский
98
1
VCC
Питание ядра
–
–
99
I
/
O
68
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
100
I
/
O
67
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
101
I
/
O
70
Программируемый
ввод
-
вывод
Вход/выход
Поль
зовательский
102
I
/
O
69
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
103
I
/
O
71
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
104
I
/
O
72
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
105
I
/
O
73
Программируемый
ввод
-
вывод
Вхо
д/выход
Пользовательский
106
I
/
O
74
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
107
I
/
O
75
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
108
I
/
O
76
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
109
I
/
O
77
Программируемый
вв
од
-
вывод
Вход/выход
Пользовательский
110
I
/
O
78
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
111
I
/
O
79
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
112
3
VCC
3)
Дополнительное
питание ядра
–
–
113
1
GND
Общий ядра
–
–
114
2
GND
Общий
выходных
буферов
–
–
115
2
VCC
Питание выходных
буферов
–
–
116
1
VCC
Питание ядра
–
–
117
3
VCC
3)
Дополнительное
питание ядра
–
–
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
15
Продолжение таблицы 6
Номер
вывода
Обозначение
вывода
Функциональное
назначение вывода
Тип вывода
Статус вывода
118
I
/
O
80
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
119
I
/
O
81
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
120
I
/
O
82
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
121
I
/
O
83
Программируемый
ввод
-
вывод
Вход/выход
Пользовател
ьский
122
I
/
O
84
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
123
I
/
O
85
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
124
I
/
O
86
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
125
I
/
O
87
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
126
I
/
O
89
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
127
I
/
O
88
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
128
I
/
O
91
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
129
I
/
O
90
Программируемый
ввод
-
выво
д
Вход/выход
Пользовательский
130
I
/
O
93
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
131
I
/
O
92
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
132
2
GND
Общий выходных
буферов
–
–
133
2
VCC
Питание выходных
буферов
–
–
134
I
/
O
94
Прогр
аммируемый
ввод
-
вывод
Вход/выход
Пользовательский
135
1
GND
Общий ядра
–
–
136
I
/
O
96
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
137
I
/
O
95
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
138
I
/
O
98
Программируемый
ввод
-
вывод
Вход/вых
од
Пользовательский
139
I
/
O
97
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
140
TRST
Асинхронный сброс
TAP
контроллера
JTAG
Вход
Служебный
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
16
Продолжение таблицы 6
Номер
вывода
Обозначение
вывода
Функциональное
назначение вывода
Тип вывода
Ст
атус вывода
141
I
/
O
99
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
142
I
/
O
101
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
143
I
/
O
100
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
144
I
/
O
103
Программируемый
ввод
-
вывод
В
ход/выход
Пользовательский
145
I
/
O
102
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
146
TMS
Управление
состоянием
TAP
контроллера
JTAG
Вход
Служебный
147
I
/
O
104
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
148
1
GND
Общий ядра
–
–
149
I
/
O
105
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
150
2
GND
Общий входных
буферов
–
–
151
1
VCC
Питание ядра
–
–
152
2
VCC
Питание входных
буферов
–
–
153
2
GND
Общий выходных
буферов
–
–
154
1
GND
Общий ядра
–
–
155
I
/
O
106
Программиру
емый
ввод
-
вывод
Вход/выход
Пользовательский
156
2
VCC
Питание выходных
буферов
–
–
157
I
/
O
108
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
158
I
/
O
107
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
159
I
/
O
110
Программируемый
ввод
-
вы
вод
Вход/выход
Пользовательский
160
I
/
O
109
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
161
I
/
O
112
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
162
I
/
O
111
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
163
I
/
O
114
Программ
ируемый
ввод
-
вывод
Вход/выход
Пользовательский
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
17
Продолжение таблицы 6
Номер
вывода
Обозначение
вывода
Функциональное
назначение вывода
Тип вывода
Статус вывода
164
I
/
O
113
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
165
I
/
O
116
Программир
уемый
ввод
-
вывод
Вход/выход
Пользовательский
166
I
/
O
115
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
167
I
/
O
210
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
168
I
/
O
211
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
169
I
/
O
118
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
170
I
/
O
117
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
171
2
GND
Общий выходных
буферов
–
–
172
1
VCC
Питание ядра
–
–
173
I
/
O
119
Программируемый
ввод
-
вывод
Вход/выход
Пользовател
ьский
174
2
VCC
Питание выходных
буферов
–
–
175
I
/
O
121
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
176
I
/
O
120
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
177
I
/
O
123
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
178
I
/
O
122
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
179
I
/
O
124
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
180
I
/
O
125
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
181
I
/
O
126
Программируемый
ввод
-
вывод
Вход/выход
Пользова
тельский
182
I
/
O
127
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
183
I
/
O
128
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
184
I
/
O
129
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
185
I
/
O
130
Программируемый
ввод
-
вывод
Вхо
д/выход
Пользовательский
186
I
/
O
131
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
18
Продолжение таблицы 6
Номер
вывода
Обозначение
вывода
Функциональное
назначение вывода
Тип вывода
Статус вывода
187
I
/
O
132
Программируемый
ввод
-
вывод
Вход/в
ыход
Пользовательский
188
3
VCC
3)
Дополнительное
питание ядра
–
–
189
1
VCC
Питание ядра
–
–
190
2
VCC
Питание выходных
буферов
–
–
191
2
GND
Общий выходных
буферов
–
–
192
1
GND
Общий ядра
–
–
193
3
VCC
3)
Дополнительное
питание ядра
–
–
194
INPUT2
Выделе
нный вход
Вход
Пользовательский
195
CLOCK1
Глобальный
тактовый вход
Вход
Пользовательский
196
INPUT3
Выделенный вход
Вход
Пользовательский
197
I
/
O
133
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
198
I
/
O
134
Программируемый
ввод
-
вывод
Вход/вы
ход
Пользовательский
199
I
/
O
135
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
200
I
/
O
136
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
201
I
/
O
137
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
202
I
/
O
139
Программируемый
вв
од
-
вывод
Вход/выход
Пользовательский
203
I
/
O
138
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
204
I
/
O
141
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
205
I
/
O
140
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
206
I
/
O
143
Про
граммируемый
ввод
-
вывод
Вход/выход
Пользовательский
207
I
/
O
142
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
208
1
VCC
Питание ядра
–
–
209
I
/
O
144
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
210
2
GND
Общий выходных
буферов
–
–
21
1
2
VCC
Питание выходных
буферов
–
–
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
19
Продолжение таблицы 6
Номер
вывода
Обозначение
в
ывода
Функциональное
назначение вывода
Тип вывода
Статус вывода
212
I
/
O1
46
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
213
I
/
O1
45
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
214
I
/
O1
48
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
215
I
/
O1
47
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
216
I
/
O1
50
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
217
I
/
O1
49
Прогр
аммируемый
ввод
-
вывод
Вход/выход
Пользовательский
218
I
/
O
152
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
219
I
/
O1
51
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
220
I
/
O1
54
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
221
I
/
O1
53
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
222
I
/
O1
56
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
223
I
/
O1
55
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
224
3
VCC
3)
Дополнительное
питание ядра
–
–
225
I
/
O1
57
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
226
2
VCC
Питание выходных
буферов
–
–
227
2
GND
Общий выходных
буферов
–
–
228
1
GND
Общий ядра
–
–
229
2
VCC
Питание входных
буферов
–
–
230
1
VCC
Питание ядра
–
–
231
RES
Сигнал глобального
сб
роса
Вход
Служебный
232
2
GND
Общий входных
буферов
–
–
233
I
/
O1
58
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
234
nRUN
Вход разрешения
рабочего режима
Вход
Служебный
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
20
Продолжение таблицы 6
Номер
вывода
Обозначение
в
ывода
Функциональное
назначение вывода
Тип вывода
Статус вывода
235
I
/
O1
60
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
236
I
/
O1
59
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
237
I
/
O1
62
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
238
I
/
O1
61
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
239
I
/
O1
64
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
240
I
/
O1
63
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
241
I
/
O1
66
Программируемый
ввод
-
вывод
Вход/выход
Пользова
тельский
242
I
/
O1
65
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
243
I
/
O1
68
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
244
I
/
O1
67
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
245
1
VCC
Питание ядра
–
–
246
I
/
O1
69
Прог
раммируемый
ввод
-
вывод
Вход/выход
Пользовательский
247
2
GND
Общий выходных
буферов
–
–
248
1
GND
Общий ядра
–
–
249
I
/
O1
70
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
250
2
VCC
Питание выходных
буферов
–
–
251
I
/
O1
72
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
252
I
/
O1
71
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
253
I
/
O1
74
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
254
I
/
O1
73
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
255
I
/
O1
75
Програ
ммируемый
ввод
-
вывод
Вход/выход
Пользовательский
256
I
/
O1
76
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
257
I
/
O1
77
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
21
Продолжение таблицы 6
Номер
вывода
Обозначение
в
ывода
Функционал
ьное
назначение вывода
Тип вывода
Статус вывода
258
I
/
O1
78
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
259
I
/
O1
79
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
260
I
/
O1
80
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
26
1
I
/
O1
81
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
262
I
/
O1
82
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
263
I
/
O1
83
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
264
3
VCC
3)
Дополнительное
питание ядра
–
–
265
1
VCC
П
итание ядра
–
–
266
2
VCC
Питание выходных
буферов
–
–
267
2
GND
Общий выходных
буферов
–
–
268
1
GND
Общий ядра
–
–
269
3
VCC
3)
Дополнительное
питание ядра
–
–
270
I
/
O1
84
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
271
I
/
O1
85
Программируемы
й
ввод
-
вывод
Вход/выход
Пользовательский
272
I
/
O1
86
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
273
I
/
O1
87
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
274
I
/
O1
88
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
275
I
/
O1
8
9
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
276
I
/
O1
90
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
277
I
/
O1
91
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
278
I
/
O1
93
Программируемый
ввод
-
вывод
Вход/выход
Пользовател
ьский
279
I
/
O1
92
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
280
I
/
O1
95
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
22
Продолжение таблицы 6
Номер
вывода
Обозначение
в
ывода
Функциональное
назначение вывода
Тип вывода
Статус вы
вода
281
I
/
O1
94
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
282
I
/
O1
97
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
283
I
/
O1
96
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
284
2
GND
Общий выходных
буферов
–
–
285
1
GND
Общий ядра
–
–
286
I
/
O1
98
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
287
2
VCC
Питание выходных
буферов
–
–
288
I
/
O
200
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
289
I
/
O
199
Программируемый
ввод
-
вывод
Вход/выход
Пользовательск
ий
290
I
/
O
202
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
291
I
/
O
201
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
292
I
/
O
204
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
293
I
/
O
203
Программируемый
ввод
-
вывод
Вход/выхо
д
Пользовательский
294
I
/
O
206
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
295
I
/
O
205
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
296
I
/
O
208
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
297
I
/
O
207
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
298
RES_MODE
Выбор режима
глобального сброса
Вход
Служебный
299
I
/
O
209
Программируемый
ввод
-
вывод
Вход/выход
Пользовательский
300
2
GND
Общий входных
буферов
–
–
301
TDI
Вход данных JTAG
Вход
Служебный
302
1
GND
О
бщий ядра
–
–
303
1
VCC
Питание ядра
–
–
304
2
VCC
Питание входных
буферов
–
–
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
23
Окончание таблицы 6
___________
1)
После выхода микросхемы в рабочий режим вывод
I
/
O
26 может быть использован
как глобальный сигнал сброса всех триггеров (
DEV
_
CLRn
), если
это указано пользователем.
2)
После выхода микросхемы в рабочий режим вывод
I
/
O
27 может быть использован
как глобальный сигнал разрешения третьего состояния всех элементов ввода
-
вывода
(
DEV
_
OE
), если это указано пользователем.
3)
В процессе отладки проекта
и в рабочем режиме на выводы 3
VCC
подается
напр
я-
жение 1,8 В ± 5 %, при программировании
–
7,0 В ±
5
%).
4
Конструктивные особенности ПЛИС
Результатом проектирования в САПР MAX+PLUS II или Quartus II явл
я-
ется
файл, который необходимо преобразовать с п
омощью специального пр
о-
граммного обеспечения
©Инструментарий для программирования дополн
и-
тельных режимов работы и расширенной функциональности элементов вв
о-
да/вывода ПЛИС 5578ТС034ª
.
Преобразованный файл созд
а
ется в формате .
rbf
или .
jam
.
ПЛИС имеет расшир
енную функциональность элементов ввода
-
выв
о
да,
выд
е
ленных и глобальных тактовых входов (режимы Pull
-
Up, Pull
-
Down, Bus
-
Hold)
.
Эти режимы также реализуются при помощи программного обеспеч
е
ния
©Инструментарий для программир
о
вания дополнительных режимов работ
ы и
расширенной функциональности элементов вв
о
да/вывода ПЛИС 5578ТС034ª
.
ПЛИС содержит следующие основные конструктивные элементы: лог
и-
ческие блоки, блоки встроенной памяти, конфигурационную
п
а
мять
, элементы
вв
о
да
-
вывода, буферы ввода
-
вывода, блок управлен
ия программированием,
блок управления тестированием, систему глобальных и локальных межсоед
и-
нений.
На рисунке 2 представлена электрическая структурная схема ПЛИС
5578ТС034.
Система глобальных и локальных межсоединений осуществляет связь
между логическими б
локами, блоками встроенной памяти и элементами ввода
-
выв
о
да.
Ячейки конфигурационной
памяти
управляют коммутацией и режим
а
ми
раб
о
ты логических блоков, блоков встроенной памяти и элементов ввода
-
вывода. Конфигурацио
н
ная
память
содержит 1
315
440 ячеек.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
24
ПЛИС
содержит встроенный блок JTAG, соответствующий стандарту
IEEE
Std
1149.1, который позволяет провести многократное конфигурирование
ПЛИС в режиме отладки проекта, однократное программирование конфигур
а-
ционной
памяти
микросхемы, периферийное сканирование и
тестирование
ПЛИС в составе сист
е
мы.
Рисунок 2
–
Схема электрическая структурная микросхемы интегральной
5578ТС034
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
25
Блок управления программированием осуществляет загрузку конфиг
у-
рационных данных в конфигурационную
память
ПЛИС в ре
жиме отладки пр
о-
екта и в режиме однократного программир
о
вания.
Блок управления тестированием позволяет провести периферийное ск
а-
нирование, проверить работу П
ЛИС
без использования специального оборуд
о-
вания для тестирования путем подачи и вычитывания тестовы
х сигналов через
Boundary
-
Scan регистр.
4.1
Логический блок
ПЛИС 5578ТС034 включает 624 логических блока, которые образуют
матрицу из 12 рядов и 52 колонок.
Логические блоки используются для реализации логики, счетчиков,
сумматоров, к
о
нечных автоматов сос
тояний, мультиплексоров.
В САПР MAX+PLUS II или Quartus II каждый логический блок обозн
а-
чен соответственно своему месторасположению: буква латинского алфавита
обозн
а
чает ряд, а цифра
–
колонку. Ряды микросхемы промаркированы буквами
A, B, C, D, E, F, G, H,
I, J, K, L
,
а колонки цифрами 1
–
52. Так, например, лог
и-
ческий блок B3 находится в ряду B, в колонке 3.
Структурная схема логического блока приведена на рисунке 3.
Рисунок 3
–
Структурная схема логического блока
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
26
Логический блок подключен к системе ме
жсоединений 26
-
входными и
8
-
выходными каналами. Управление триггерами логических элементов логич
е-
ского блока осуществляется с помощью четырех сигналов с программ
и
руемой
инверсией, каждый из которых может быть использован во всех восьми логич
е-
ских элементах
. Два из этих сигналов используются как такт
о
вые, два
–
как
сигналы сброса и установки. Источником управляющих сигн
а
лов могут быть
глобальные тактовые входы, выделенные входы или внутренние сигналы си-
с
темы локальных межсоединений логического блока. В больш
инстве случаев в
качестве источников управляющих сигналов используются глобальные такт
о-
вые и выделенные входы.
Цепи каскадирования и переноса, объединяющие более восьми логич
е-
ских элементов, реализуются путем соединения четных или нечетных логич
е-
ских блоко
в в ряду.
4.2 Логический элемент
Каждый логический блок состоит из восьми логических элементов,
предназначенных для реализации различных логических функций. Всего ПЛИС
содержит 4
992 логических эл
е
ментов.
Логический элемент состоит из 4
-
входовой таблицы п
реобразования
(look
-
up table
–
LUT), которая представляет собой генератор функций, спосо
б-
ный реализовать функцию четырех переменных. Генератор функций ч
е
тырех
переменных может быть
преобразован в два генератора функций трех переме
н-
ных и мультиплексор. Кром
е того, каждый логический элемент содержит пр
о-
граммируемый триггер, цепи переноса и каскадирования.
Программируемый триггер может быть сконфигурирован как триггер D,
T, JK или SR
-
типа. Источником сигналов управления триггером (тактовый
сигнал, сброс, устан
овка) могут быть глобальные тактовые входы, выделе
н
ные
входы или внутренние сигналы системы локальных межсоединений логическ
о-
го блока. При реализации комбинаторных функций триггер не используе
т
ся и
сигнал с выхода генератора функций будет поступать на выхо
д логич
е
ского
элемента.
Функция переноса позволяет реализовывать быстродействующие сче
т-
чики и сумм
а
торы произвольной ширины.
С помощью цепи каскадирования реализуются функции, имеющие
большой коэффициент объединения по входу. Соседние логические элеме
н
ты
м
огут быть использованы для п
а
раллельного вычисления частей функции, а
цепь каскадирования последовательно соединяет промежуточные результ
а
ты.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
27
Цепь каскадирования может использовать логич
е
ские функции ©ИЛИª и ©Иª
для соединения входов соседних логических эл
ементов. Каждый дополнител
ь-
ный логический элемент добавляет четыре входа к эффективной ширине фун
к-
ции.
Структурная схема ЛЭ показана на рисунке 4.
Рисунок 4
–
Структурная схема логического элемента ПЛИС
4.2.1 Режимы работы логического элемента
Логический
элемент имеет четыре рабочих режима:
-
нормальный режим;
-
арифметический (счетный) режим;
-
режим суммирующего/вычитающего счетчика;
-
режим сбрасываемого счетчика.
Во всех четырех режимах вход data1 может быть использован для си
н-
хронного ра
з
решения такт
ового сигнала триггера.
Нормальный режим предназначен для большинства логических прил
о-
жений и функций декодирования, использующих преимущества цепи каскад
и-
рования. В данном режиме входами генератора функций могут быть следу
ю-
щие сигналы:
-
data1, data2, dat
a3, data4;
-
data
1,
data
2,
data
4 и
сигнал
с
входа
цепи
переноса.
Сигнал с выхода генератора функций может быть скомбинирован с
входным сигн
а
лом цепи каскадирования.
Генератор функций и триггер логического элемента могут использоват
ь-
ся независ
и
мо друг от др
уга. В этом
случае на
генераторе функций
реализуется
функция трех переме
н
ных, а сигнал
data
4 может быть использован в качестве
данных триггера логического элемента (р
и
сунок 5
).
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
28
Выходными сигналами логического элемента являются комбинирова
н-
ный сигнал и вы
ходные данные программируемого триггера, которые могут
быть скоммутированы на локальные и глобальные межсоединения в зависим
о-
сти от
режима работы блока коммутации. Например, сигнал с триггера может
быть скоммутирован на глобальное межсоедин
е
ние, в то время
,
как выходной
сигнал с генератора функций
–
на локальное.
Рисунок 5
–
Нормальный режим работы логического элемента
Арифметический режим (рисунок 6) предназначен для реализации су
м-
маторов, акк
у
муляторов и компараторов. В данном режиме сигналы data1, data
2
и сигнал с входа цепи переноса являются входными сигналами для двух 3
-
входовых генераторов функций. Первый из них реализует функцию трех пер
е-
менных. Второй генератор функций формирует сигнал цепи переноса. Арифм
е-
тический режим также поддерживает одноврем
енное использование цепи ка
с-
кадирования.
Рисунок 6
–
Арифметический режим работы логического элемента
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
29
В режиме суммирующего/вычитающего счетчика (рисунок 7) один из 3
-
входовых генераторов функций формирует данные счетчика с помощью сигн
а-
лов управления
data1, о
б
ратной связи триггера, входа цепи переноса, другой
–
формирует сигнал переноса с пом
о
щью сигналов управления обратной связи
триггера, data2, входа цепи переноса. Сигнал data4 предназначен для реализ
а-
ции возможности синхронной загрузки данных. Загр
узка данных может быть
асинхронной без использования ресурсов генератора функций с помощью си
г-
налов сброса и установки триггера. Функцию сброса в режиме суммирующ
е-
го/вычитающего сче
т
чика выполняет входной сигнал цепи каскадирования.
Рисунок 7
–
Режим с
уммирующего/вычитающего счетчика
Режим сбрасываемого счетчика (рисунок 8) подобен режиму суммиру
ю-
щего/вычитающего счетчика, но в отличие от него поддерживает синхронный
сброс с входа data2.
Рисунок 8
–
Режим сбрасываемого счетчика
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
30
4.2.2 Сброс и уста
новка программируемого триггера логического
элемента
Управление сбросом и установкой программируемого триггера логич
е-
ского элемента осуществляется с помощью сигналов data3, S1, S2. Сигналы S1
и S2 могут осуществлять асинхронный сброс и/или установку. Кроме
того,
триггер может работать в режиме асинхронной загрузки. В этом случае данные
для загрузки поступают с входа data3, а сигнал S1 разр
е
шает асинхронную
загрузку.
В процессе компиляции проекта программным обеспечением автомат
и-
чески выбирается оптимальный
уровень сигнала для выполнения требуемой
фун
к
ции. Так как для функции сброса активным является низкий уровень, а для
установки
–
высокий, то компилятор автоматически устанавливает на неи
с-
пользуемые входы сброса или установки требуемый неакти
в
ный уровень.
В
ывод глобального сброса предназначен для подачи сигнала сбрасыв
а-
ния всех три
г
геров и имеет приоритет над другими сигналами. Данная опция
может быть включена на этапе ввода данных в проект.
Сброс и установку триггеров можно проводить в следующих шести р
е-
жи
мах:
-
асинхронный сброс;
-
асинхронная установка;
-
асинхронный сброс и установка;
-
асинхронная загрузка со сбросом;
-
асинхронная загрузка с установкой;
-
асинхронная загрузка без сброса или без установки.
На рисунке 9 показаны режимы сброса и установки
триггеров.
Асинхронный сброс триггера может быть выполнен одним из двух си
г-
налов S1 или S2. В этом режиме сигнал установки не активен и подключен к
GND.
Асинхронная установка триггера может быть выполнена одним из двух
сигналов S1 или S2. В этом режиме си
гнал сброса не активен и подключен к
VCC. Кроме того, с пом
о
щью программного обеспечения можно проводить
установку за счёт использования сброса и и
н
вертирования выхода триггера.
При выполнении асинхронного сброса и установки, сигнал S1 управляет
установко
й (асинхронно загружает единицу в триггер), а сигнал S2
–
сбросом.
При выполнении асинхронной загрузки со сбросом, сигнал S1 разрешает
асинхро
н
ную загрузку с входа data3. Активный сигнал на S2 предназначен для
сброса триггера.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
31
При выполнении асинхронной з
агрузки с установкой, сигнал S1 разр
е-
шает асинхронную загрузку с входа data3. Активный сигнал на S2 может пр
о-
изв
о
дить установку триггера, но не может управлять его загрузкой.
При выполнении асинхронной загрузки без установки или сброса три
г-
гера, сигнал S1
разрешает асинхронную загрузку с входа data3 и контролирует
сброс и установку три
г
гера.
Рисунок 9
–
Управление логикой сброса и установки
4.3
Блок встроенной памяти
Программируемая логическая микросхема содержит 12 блоков встрое
н-
ной памяти, каждый из к
оторых имеет объем памяти 4 096 бит и содержит
регистры на входе и выходе.
Блоки встроенной памяти могут быть использованы для создания си
н-
хронного или асинхронного ОЗУ, двухпортового ОЗУ, FIFO. Возможны сл
е
ду-
ющие конфигурации встр
о
енной памяти: 256×16, 5
12×8, 1 024×4, 2 048×2.
Для управления входными и выходными регистрами блоков встроенной
памяти и генерации сигнала разрешения записи можно использовать независ
и-
мые тактовые сигналы выделенных входов, глобальных тактовых входов или
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
32
внутренних сигналов сис
темы локал
ь
ных межсоединений блоков встроенной
памяти. Входные данные и входы адреса блоков встроенной памяти подключ
е-
ны через систему локальных ме
ж
соединений к ряду системы межсоединений.
Выходные данные можно коммутировать на ряд и на колонку системы меж
с
о-
единений.
Блоки встроенной памяти поддерживают одно
-
и двухпортовый режим
работы. В двухпортовом режиме, благодаря возможности использования нез
а-
висимых тактовых сигналов для записи и чтения, запись и чтение могут прои
з-
водиться с разной
скоростью.
Кроме
того, разделенные сигналы разрешения
записи и чтения позволяют осуществлять независимый контроль записи и чт
е-
ния.
Структурная схема блока встроенной памяти в двухпортовом режиме
показана на рисунке 10, в однопортовом режиме
–
на рисунке 11.
Р
и
с
у
нок 10
–
Стру
к
турная схема блока встроенной памяти в двухпортовом
р
е
жиме
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
33
Рисунок
11
–
Структурная схема блока встроенной памяти в однопортовом
режиме
4.4
Система межсоединений
Коммутация логических блоков, блоков встроенной памяти и элеме
нтов
ввода
-
вывода осуществляется с помощью системы глобальных межсоединений
(рядов и колонок), которые связывают устройство в единое целое. Структурные
элементы системы глобальных межсоедин
е
ний приведены в таблице 7.
Таблица 7
Тип ПЛИС
Количество
рядов
К
оличество
каналов в р
я
ду
Количество
колонок
Количество
каналов в
колонке
5578ТС034
12
312
52
24
При такой структуре трассировки логические элементы могут соед
и-
няться друг с другом при помощи только одного канала из ряда системы гл
о-
бальных межсоединений,
что обеспечивает фиксированную задержку даже при
реализ
а
ции сложных проектов. Данные из каналов ряда системы глобальных
межсоед
и
нений поступают в систему локальных межсоединений и далее на
входы логич
е
ских блоков и блоков встроенной памяти.
Каждый ряд лог
ических блоков и блоков встроенной памяти имеет свой
набор гор
и
зонтальных каналов из ряда межсоединений. На входы логических
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
34
блоков и блоков встрое
н
ной памяти сигналы приходят только с каналов рядов
системы межсоединений.
Каждый логический элемент в логиче
ском блоке имеет выход на два к
а-
нала из ряда межсоединений. На каждый из этих каналов сигнал может зав
о-
диться с трёх каналов из колонки межсоединений. Такая организация выходн
о-
го коммутатора позволяет осуществлять переход с каналов колонки межсоед
и-
нений на
каналы ряда.
Каждая колонка логических блоков и блоков встроенной памяти имеет
свой набор вертикальных каналов из колонки межсоединений. Колонка, обсл
у-
живающая блок встроенной памяти имеет в два раза больше каналов, чем к
о-
лонка, обслуживающая логический
блок. Данные с каналов колонки системы
гл
о
бальных межсоединений поступают на элементы ввода
-
вывода. Каждый
логич
е
ский элемент в логическом блоке имеет выход на два канала из колонки
межсоединений. В пределах каждого логического блока можно осущес
т
вить
пере
ход с шести каналов из ряда на шесть каналов из колонки межсоединений
(рис
у
нок 12).
Рисунок 12
–
Подключение логического
блока к колонке и ряду системы
межсоедин
е
ний
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
35
Связь между логическими блоками и блоками встроенной памяти, расп
о-
ложенными в разных р
ядах, осуществляется посредством колонки межсоедин
е-
ний. В этом случае сигнал из к
о
лонки межсоединений должен быт
ь перенесен в
ряд межсоединений
прежде
,
чем он поступит на вход логического блока и бл
о-
ка встроенной памяти.
Для оптимизации трассировки ряды ме
жсоединений включают в себя к
а-
налы двух типов:
-
каналы полной длины (Global Fast Track), которые обслуживают все л
о-
гические бл
о
ки и блоки встроенной памяти в ряду;
-
каналы половинной длины (Half Fast Track), которые в свою очередь д
е-
лятся на к
а
налы левой
половины ряда (Left Half Fast Track) и каналы правой
половины ряда (Right Half Fast Track). Каналы типа Left Half Fast Track обсл
у-
живают логические блоки и блоки встр
о
енной памяти из левой половины
ряда,
а каналы типа Right Half Fast Track обслуживают л
о
г
ические блоки памяти из
правой половины ряда. Выходы логических элементов могут быть скоммутир
о-
ваны как на каналы полной длины, так и на каналы половинной длины, поэтому
соседние логические блоки могут быть соединены за счёт использования пол
о-
вины канала,
при этом сохраняется другая половина канала для другой полов
и-
ны ряда. Выходы блоков встроенной памяти могут быть скоммутированы тол
ь-
ко на каналы с полной дл
и
ной.
Рисунок 13 показывает связь логических блоков с рядами и колонками
межсоединений, а так же свя
зь логических блоков по цепям каскадир
о
вания и
переноса.
Логические блоки и логические элементы ПЛИС также связаны внутре
н-
ними межсоединениями, к которым отн
о
сятся:
-
внутренние быстрые глобальные межсоедин
е
ния (Fast Track Interconnect);
-
сп
е
циал
и
зир
о
ванн
ые цепи пер
е
носа, обе
с
печ
и
ва
ю
щие по
д
держку ари
ф-
метических функций, таких как быстродействующие суммат
о
ры, счётчики и
компараторы (используется автоматически программным обеспеч
е
нием);
-
специализированные цепи каскадирования, обеспечивающие поддержку
высок
оск
о
ростных функций с высоким коэффициентом разветвления на входе
(используется автомат
и
чески программным обеспечением).
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
36
Рисунок 13
–
Структура системы межс
о
единений
Кроме системы глобальных межсоединений ПЛИС имеет четыре выд
е-
ленных
входа и два глобальных тактовых входа, которые обеспечивают про-
х
о
ждение сигналов с малым ра
з
бросом (skew) по всему устройству. Эти шесть
входов могут быть использованы для глобального тактирования, сброса, уст
а-
новки и управления третьим состоянием, а такж
е в качестве входов данных для
всех логических блоков, блоков встроенной памяти и элеме
н
тов ввода
-
вывода.
4.5
Элемент ввода
-
вывода
Для согласования ПЛИС с внешними устройствами используются эл
е-
менты ввода
-
вывода. Количество элементов ввода
-
вывода равно 1
6
–
в каждом
ряду и 4
–
в каждой коло
н
ке.
ПЛИС имеет расширенную функциональность пользовательских эл
е-
ментов ввода
-
вывода, выделенных и глобальных тактовых входов:
-
режим
P
ull
-
U
p
–
включает программируемый нагрузочный резистор
для
установления и поддержки
на выводах пользователя
высокого логич
е
ского
уровня;
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
37
-
режим
P
ull
-
D
own
–
включает
программируемый нагрузочный резистор
для
установления и поддержки на выводах пользователя
низкого логическ
о
го
уровня;
-
режим
B
us
-
H
old
–
включает программируемую функцию
уд
ержания
выводов пол
ь
зователя в последнем состоянии.
Такие режимы работы элементов ввода
-
вывода, выделенных и глобал
ь-
ных тактовых входов позволяют исключить ©плавающееª состояние на выв
о-
дах микросхемы, которые находятся в
Z
-
состоянии
и предотвратить их непр
е
д-
намеренное переключение в случае отсутствия сигнала на шине управления.
Режимы
P
ull
-
U
p,
P
ull
-
D
own,
B
us
-
H
old
являются взаимоисключающими. Пр
о-
граммирование расширенной функциональности
элементов ввода
-
вывода
ПЛИС проводится с помощью
программного обеспечен
ия
©Инструментарий
для программирования дополнительных режимов работы и расширенной фун
к-
циональности элементов вв
о
да/вывода ПЛИС 5578ТС034ª
.
Элементы ввода
-
вывода ПЛИС имеют
индивидуальный сигнал разреш
е-
ния третьего состояния для каждого вывода, возможност
ь использования опции
©открытый стокª для каждого вывода, программируемую опцию slew
-
rate
control
для снижение помех при пер
е
ключениях, программируемый триггер.
Схема элемента ввода
-
вывода приведена на рисунке 14. Он содержит
двунаправле
н
ный буфер и тригге
р, который можно использовать как входной
регистр для внешних данных с малым временем предустановки или как выхо
д-
ной регистр с малым временем задер
ж
ки сигнала от тактового входа до
выхода.
Каждый элемент ввода
-
вывода может быть сконфигурир
о
ван как вход, вы
ход
или двунаправленный вход/выход.
Для сокращения времени удержания сигнала предусмотрено включение
программ
и
руемой задержки. В случае необходимости сокращения времени
предустановки программ
и
руемая задержка может быть отключена.
Элементы ввода
-
вывода обсл
уживаются высокоскоростной перифери
й-
ной шиной управления. Эта шина состоит из 12 разрядов, которые можно ра
з-
делить по функциональн
о
му назначению следующим образом:
-
до восьми сигналов управления третьим состоянием;
-
до шести сигналов разрешения тактового
сигнала;
-
до двух тактовых сигналов;
-
до двух сигналов сброса.
При необходимости использования более восьми сигналов управления
третьим с
о
стоянием или более шести сигналов разрешения тактового сигнала
могут быть задействованы дополнительные сигналы, пос
тупающие со спец
и-
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
38
ально предназначенных горизо
н
тальных или вертикальных каналов системы
глобальных межсоединений.
Рисунок
14
–
Схема элемента ввода
-
вывода
В дополнение к двум тактовым сигналам, имеющимся в периферийной
шине упра
в
ления, к
аждый элемент ввода
-
вывода может управляться одним из
двух глобальных тактовых вх
о
дов.
На каждый разряд периферийной шины управления сигнал может п
о-
ступать с любого из четырех выделенных входов или с любого из двух гл
о-
бальных тактовых входов. Кроме того, н
а каждый разряд периферийной шины
управл
е
ния сигнал может поступать с первого логического элемента каждого
логического блока через ряд межсоединений или с других логических элеме
н-
тов через колонку межсоединений.
Сигнал глобального сброса осуществляет сброс
всех триггеров элеме
н-
тов ввода
-
вывода независимо от значения других сигналов управления.
В таблице 8 приведены периферийные сигналы управления и ряды, в к
о-
торых они формируются.
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
39
Таблица 8
–
Формирование периферийных сигналов управления
Периферийный с
игнал
управления
Ряд, управляющий
гл
о
бальным сигналом
OE0
A
OE1
C
OE2
E
OE3
L
OE4
I
OE5
K
ENA0/CLK0
F
ENA1/OE6
D
ENA2/CLRN0
B
ENA3/OE7
H
ENA4/CLRN1
J
ENA5/CLK1
G
4.5.1 Соединение элементов ввода
-
вывода с горизонтальными
каналами
На рис
унке 15 показана коммутация между элементами ввода
-
вывода и
рядом межс
о
единений. Когда элемент ввода
-
вывода сконфигурирован как вход,
то он может управлять двумя каналами ряда, которые доступны всем логич
е-
ским элементам данного ряда. Когда элемент ввода
-
вы
вода сконфигурирован
как выход, сигнал на вывод микросхемы п
о
ступает с одного из 39 каналов ряда.
К каждому ряду межсоединений подключено по в
о
семь элементов ввода
-
вывода с левой и правой сторон кристалла.
Рисунок 15
–
Коммутация элементов ввода
-
вывода
и ряда межсоединений
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
40
4.5.2 Соединение элементов ввода
-
вывода с вертикальными
каналами
На рисунке 16 показано соединение между колонкой межсоединений и
элементами ввода
-
вывода. К каждой колонке межсоединений подключено по
два элемента ввода
-
вы
вода с верхней и нижней сторон кристалла. Когда эл
е-
мент ввода
-
вывода сконфигурир
о
ван как вход, то он может управлять двумя
каналами из колонки. Когда элемент ввода
-
вывода сконфигурирован как в
ы
ход,
сигнал на вывод микросхемы поступает с одного из 16 канало
в колонки.
Рисунок 16
–
Коммутация элементов ввода
-
вывода и колонки межсоединений
4.5.3 Контроль скорости нарастания выходного напряжения
Выходные буферы в каждом элементе ввода
-
вывода имеют регулиру
е-
мую скорость изменения выходного напряжения. Возможна н
астройка выхо
д-
ного буфера под малошумящий или высокоскоростной режим работы. Пониж
е-
ние скорости изменения выходного напряжения уменьшает помехи по шинам
питания и приводит к увеличению времени задержки. Большую скорость изм
е-
нения выходного напряжения следу
ет использовать для цепей в достаточной
мере защищенных от помех.
4.5.4 Выход с открытым ст
о
ком
Любой пользовательский элемент ввода
-
вывода можно сконфигурир
о-
вать как выход с открытым стоком (электрический эквивалент открытого ко
л-
лектора). Наличие этой о
пции позволяет обеспечить получение сигналов ко
н-
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
41
троля системного уровня (такие как сигнал прер
ы
вания, сигнал разрешения
записи), а также дает возможность реализации логической схемы типа монта
ж-
ного ©ИЛИª.
4.6
Блок JTAG
ПЛИС содержит встроенный блок JTAG,
соответствующий стандарту
IEEE
Std
1149.1, который предназначен для многократного конфигурирования
ПЛИС в режиме отладки проекта, однократного программирования конфигур
а-
ционной
памяти
микросхемы, проведения периферийного сканирования и те-
с
тирования ПЛИС в
составе сист
е
мы.
Конструкция блока JTAG представлена на рисунке
17. Назначение
управляющих в
ы
водов TDI, TDO, TMS, TCK приведено в таблице
9.
Рис
у
нок 17
–
Блок JTAG
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
42
Таблица
9
–
Назначение и описание внешних выводов блока JTAG
О
бозначение
вывода
Функциональное
н
а
значение вывода
Описание
TDI
Вход данных
JTAG
Последовательный вход данных. Данные захв
а-
тываются по переднему фронту сигнала
TCK
TDO
Выход данных
JTAG
Последовательный выход. Данные выв
о
дятся
по заднему фронту сигнала
T
CK
. Если выход не
используется, то он нах
о
дится в
Z
-
состоянии
TMS
Управление
состоянием TAP
контроллера
JTAG
Вход сигнала, управляющего переходами авт
о-
мата состояний
TAP
контроллера. Сигнал
TMS
должен быть установлен до срабатывания п
е-
реднего фронта
T
С
K
TCK
Тактовый вход
JTAG
Вход тактового сигнала
Подробное описание временных параметров и инструкций блока JTAG
представлено в инструкции по программированию ГПКФ.431263.00
2
Д4.
4.7 Система периферийного сканирования
Система периферийного сканирования пре
дставляет собой последов
а-
тельный сдв
и
говый регистр, вход которого подключен к выводу TDI, а выход
подключен к TDO. На рисунке
18 представлена конструкция регистра периф
е-
рийного сканирования (Boundary
-
Scan).
Ячейка
Boundary
-
Scan регистра
представлена на рис
унке
19.
Ячейки си-
стемы пер
и
ферийного сканирования, каждая из которых содержит 3 бита, объ-
единены в Boundary
-
Scan р
е
гистр. Длина Boundary
-
Scan регистра ПЛИС со-
ставляет 1
050
бит.
Рисунок
18
–
Конструкция Boundary
-
Scan регистра
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
43
Рисунок
19
–
Ячейка
Boundary
-
Scan регистра
5
Расчет рассеиваемой мощности ПЛИС
Приведенный
ниже
расчет позволяет получить приблизительную оценку
рассеива
е
мой мощности Р
tot
(Вт) конкретного проекта.
Рассеиваемую мощность Р
tot
, Вт, вычисляют по формуле
Р
tot
= Р
tot
1
+ Р
tot
2
,
(1)
где Р
tot
1
–
рассеиваемая мощность ядра, Вт;
Р
tot
2
–
рассеиваемая мощность периферии, Вт.
Рассеиваемую мощность ядра Р
tot
1
, Вт, вычисляют по формуле
Р
tot
1
= (
I
CC
1
+
I
О
CC
1
) ·
U
CC
1
,
(2)
где
I
CC
1
–
ток потребления ядра, А;
I
О
CC
1
–
динами
ческий ток потребления ядра, А;
U
CC
1
–
напряжение питания ядра, В.
Динамический ток потребления ядра
I
О
CC
1
, А, вычисляют по формуле
I
О
CC1
=
К
· f
C
· N
LC
· tog
LC
· 10
–
6
,
(3)
где K
–
коэффициент пропорциональности величины тока потребления от част
о-
ты, мкА
/МГц. Данный коэффициент зависит от проекта (конфигурации логич
е-
ского элемента и нагрузки, подключенной к его выходу) и внешних условий
(напряжения питания и температуры). Для типового проекта К
=
4,9
мкА/МГц;
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
44
f
C
–
частота следования импульсов тактового с
игнала, МГц, определяемая
разрабо
т
чиком аппаратуры;
N
LC
–
количество задействованных в данном проекте логических элеме
н
тов;
tog
LC
–
средняя доля от задействованных в проекте логических элементов,
перекл
ю
чающихся по каждому такту (типовое значение 0,125).
Р
ассеиваемую мощность периферии Р
tot
2
, Вт, вычисляют по формуле
Р
tot
2
=
I
CC
2
·
U
CC
2
+
∑
I
OLi
·
U
OLi
+
∑|
I
OHi
|
·
(
U
CC
2
−
U
OHi
) +
I
OCC
2
·
U
CC
2
,
(4)
где
I
CC
2
–
ток потребления периферии, А;
I
OLi
–
ток нагрузки низкого уровня для
i
-
го выхода, А;
U
OLi
–
выходное нап
ряжение низкого уровня для
i
-
го выхода, В;
I
OHi
–
ток нагрузки высокого уровня для
i
-
го выхода, А;
U
OHi
–
выходное напряжение высокого уровня для
i
-
го выхода, В;
I
OCC
2
–
динамический ток потребления периферии, А;
U
CC
2
–
напряжение питания периферии, В.
Дин
амический ток потребления периферии
I
OCC
2
, А, вычисляют по фо
р-
муле
I
OCC2
= 0,5
·
C
L
·
f
C
·
N
IO
·
tog
IO
· (U
OH
−
U
OL
) · 10
–
6
,
(5)
где
C
L
–
средняя ёмкость нагрузки на выходе ПЛИС, пФ;
N
IO
–
количество задействованных в данном проекте элементов ввода
-
вывода;
to
g
IO
–
средняя доля от задействованных в проекте элементов ввода
-
вывода,
пер
е
ключающихся по каждому такту (типовое значение 0,125).
Взам.
инв.
№
Подп. и дата
Подп. и дата
Инв. № подл.
Инв.
№ дуб
л.
ГПКФ.431263.002ТО
45
ЛИСТ РЕГИСТРАЦИИ ИЗМ
ЕНЕНИЙ
Изм.
Номера листов (страниц)
Всего
листов
(страниц)
в докум.
№
докум.
Подп.
Дата
изме
-
нён
-
ных
заме
-
нён
-
ных
новых
аннули
-
рован
-
ных
Приложенные файлы
